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    一種多位元單元（multi-bit per cell）非揮發性記憶體的測試方法，包含藉由寫入及讀取以測試n位元單元（n-bpc）非揮發性記憶體，其包含複數m-bpc頁，其中m為1至n之間的正整數。如果m-bpc頁經測試失敗，則將失敗m-bpc頁所相應區塊計入(m-1)-bpc區塊，其中每ㄧ該m-bpc頁最多進行一次的寫入及讀取。當m等於1時，則0-bpc區塊對應至壞區塊。
    公开号:TW201308344A
    申请号:TW100129677
    申请日:2011-08-19
    公开日:2013-02-16
    发明作者:Han-Lung Huang；Ming-Hung Chou
    申请人:Skymedi Corp；
    IPC主号:G11C16-00
    专利说明:
    多位元單元非揮發性記憶體的測試方法及多模式配置方法
      本發明係有關一種非揮發性記憶體，特別是關於一種多位元單元（multi-bit per cell）快閃記憶體的測試方法及多模式配置方法。
      快閃記憶體為一種非揮發性固態記憶體裝置，其可以電氣方式進行抹除及寫入。傳統快閃記憶體可於每一記憶單元內儲存單一位元的資訊，因而每一記憶單元具有二可能狀態。此種傳統快閃記憶體因此稱之為單位元單元（single-bit per cell）快閃記憶體。現今快閃記憶體可於每一記憶單元內儲存二或多位元的資訊，因而每一記憶單元具有二個以上的可能狀態。此種快閃記憶體因此稱之為多位元單元（multi-bit per cell）快閃記憶體。
      多位元單元快閃記憶體，例如三位元單元（3-bit per cell, 3-bpc）快閃記憶體，通常含有缺陷或壞區塊（block）。即使這些壞區塊無法完全操作於3-bpc模式，但卻可能操作於2-bpc模式或1-bpc模式。因此，並不需要將具缺陷區塊的快閃記憶體晶片予以丟棄。藉由測試（sorting）方法，例如藉由寫入及讀取快閃記憶體，可決定具缺陷區塊之快閃記憶體是否可以操作於較低有效位元模式。
      第一A圖顯示傳統三位元單元（3-bpc）快閃記憶體之區塊的頁寫入/讀取順序：00h->01h->02h->03h->04h->05h->06h->07h->…BDh->BEh->BFh。
      第一B圖顯示傳統快閃記憶體的測試方法之流程圖。根據該流程，快閃記憶體進行3-bpc模式測試（步驟11），2-bpc模式測試（步驟12）及1-bpc模式測試（步驟13）。於3-bpc模式測試中，對低位元頁、中位元頁及高位元頁（亦即，00h->01h->02h->03h->04h->05h->…BDh->BEh->BFh）的所有192頁進行寫入及讀取。於2-bpc模式測試中，對低位元頁及中位元頁（亦即，00h->01h->02h->03h->04h->06h->07h->…BAh->BBh->BDh）的所有128頁進行寫入及讀取。於1-bpc模式測試中，對低位元頁（亦即，00h->01h->03h->06h->…BAh）的所有64頁進行寫入及讀取。因此，低位元頁總共進行了三次測試，且中位元頁總共進行了二次測試。
      鑑於傳統方法無法有效且經濟地對快閃記憶體進行測試，因此亟需提出一種新穎機制，用以對多位元快閃記憶體進行測試。
      鑑於上述，本發明實施例的目的之一在於提出一種多位元單元非揮發性記憶體（例如快閃記憶體）的測試方法。本實施例更提供一種多模式機制，用以配置一或多快閃記憶體晶片，使得經測試區塊可較佳地操作於個別的模式。
      根據本發明實施例之一，多位元單元（multi-bit per cell）非揮發性記憶體的測試方法包含藉由寫入及讀取以測試一n位元單元（n-bpc）非揮發性記憶體，其包含複數m-bpc頁，其中m為1至n之間的正整數。如果m-bpc頁經測試失敗，則將失敗m-bpc頁所相應區塊計入(m-1)-bpc區塊，其中每ㄧm-bpc頁最多進行一次的寫入及讀取。當m等於1時，則0-bpc區塊對應至壞區塊。
      根據本發明另一實施例，多位元單元非揮發性記憶體的多模式配置方法包含測試至少一n位元單元（n-bpc）非揮發性記憶體，以得到容量訊息；及根據容量訊息以配置該至少一非揮發性記憶體，使得該至少一非揮發性記憶體的區塊分別操作於不同模式，其具有不同的有效位元單元。
      第二圖顯示本發明實施例之多位元單元（multi-bit per cell）非揮發性記憶體的測試方法之流程圖。本實施例雖以三位元單元（3-bpc）快閃記憶體作為例示，但不限定於此。
      在本實施例中，記憶體的測試順序係從最低有效位元（LSB）頁至最高有效位元（MSB）頁。對於三位元單元快閃記憶體而言，記憶體的測試順序係為最低有效位元（LSB）頁、中央有效位元（CSB）至最高有效位元（MSB）頁。在本說明書中，LSB頁、CSB頁及MSB頁也可分別稱為低位元頁、中位元頁及高位元頁；或者分別稱為一位元單元（1-bpc）頁、二位元單元（2-bpc）頁及三位元單元（3-bpc）頁。
      參閱第二圖，於步驟21，藉由寫入及讀取以測試LSB頁。如果LSB頁未通過測試（測試失敗），例如，寫入資料與讀取資料不符合或者錯誤位元數量超過預設值，則失敗LSB頁的相應區塊被計入壞（NG）區塊（步驟22）。如果LSB頁通過步驟21的測試，則流程進入步驟23，以進行CSB頁的測試。如果CSB頁未通過測試（測試失敗），則失敗CSB頁的相應區塊被計入1-bpc模式區塊（步驟24）。如果CSB頁通過步驟23的測試，則流程進入步驟25，以進行MSB頁的測試。如果MSB頁未通過測試（測試失敗），則失敗MSB頁的相應區塊被計入2-bpc模式區塊（步驟26），否則，被計入3-bpc模式區塊（步驟27）。一般來說，在本實施例中，藉由寫入及讀取以測試n位元單元（n-bpc）非揮發性記憶體，該非揮發性記憶體具有多個m-bpc頁，m為1至n的正整數。如果m-bpc頁經測試失敗，則將失敗m-bpc頁相應的區塊計入(m-1)-bpc模式區塊，其中每ㄧ個m-bpc頁最多進行一次的寫入及讀取。當m為1時，則0-bpc區塊對應至壞區塊。根據本實施例的特徵之一，每ㄧ頁最多進行一次測試。反觀傳統方法，大部分的頁則進行二次或更多次的測試。因此，本發明的方法較傳統方法有效率且快速。在本說明書中，1-bpc、2-bpc及3-bpc模式也可分別稱為SLC、MLC及TLC模式。
      第三A圖顯示根據第二圖流程的第一特定實施例，第三B圖例示第三A圖的流程圖，且第三C圖顯示第三B圖的簡化流程圖。本實施例的頁寫入/讀取順序如第三D圖所示：00h->01h->03h->06h->…B7h->BAh->02h->04h->…BDh->05h->08h->…BCh->BEh->BFh。
      一般來說，對於一個給定區塊，於步驟31寫入/讀取區塊內的多個LSB頁，接著於步驟32，寫入/讀取區塊內的多個CSB頁。最後，於步驟33，寫入/讀取區塊內的多個MSB頁。接著，對於下一區塊（步驟34）進行上述程序。值得注意的是，下一區塊不一定是實體上或邏輯上的下一區塊。當LSB頁測試失敗，則相應的區塊被計入壞區塊（步驟35），且流程進入下一區塊（步驟34）。當CSB頁測試失敗，則相應的區塊被計入SLC模式區塊（步驟36），且流程進入下一區塊（步驟34）。當MSB頁測試失敗，則相應的區塊被計入MLC模式區塊（步驟37），否則被計入TLC模式區塊（步驟38）且流程進入下一區塊（步驟34）。值得注意的是，每ㄧ頁的讀取/驗證可緊接於該頁的寫入之後。或者，於多頁（例如整個區塊的多個頁）的寫入之後，一併進行該多個頁的讀取/驗證。
      於第三B圖中，n、p及q分別表示於一給定區塊內，LSB頁、CSB頁及MSB頁的數量。其中，n、p及q可分別等於或小於LSB頁、CSB頁及MSB頁的總數量。於圖式中，M表示區塊的數量，其可等於或小於區塊的總數量。根據本實施例，於執行一區塊內的所有或部分頁之後才切換至下一區塊，因此本實施例方法也稱為先頁（page-first）方法。
      第四A圖顯示根據第二圖流程的第二特定實施例，第四B圖例示第四A圖的流程圖，且第四C圖顯示第四B圖的簡化流程圖。本實施例類似於第一實施例，不同的地方如下所述。對於一給定字元線的頁（例如第一LSB頁）（步驟401），寫入/讀取所有（或預設數量的）區塊的該給定字元線之多個頁（步驟402）。接著，對於下一頁（步驟403）執行以上程序，並依第三D圖所示順序執行，亦即，先執行所有或部分LSB頁（步驟401至403），接著執行所有或部分CSB頁（步驟411至413），最後，執行所有或部分MSB頁（步驟421至423）。當LSB頁測試失敗，則相應的區塊被計入壞區塊（步驟404），且相應區塊可跳過後續的測試（步驟405）。當CSB頁測試失敗，則相應的區塊被計入SLC模式區塊（步驟414），且相應區塊可跳過後續的測試（步驟415）。當MSB頁測試失敗，則相應的區塊被計入MLC模式區塊（步驟424），且相應區塊可跳過後續的測試（步驟425）。值得注意的是，每ㄧ頁的讀取/驗證可緊接於該頁的寫入之後。或者，於多頁（例如所有區塊的第一個LSB頁）的寫入之後，一併進行該多個頁的讀取/驗證。
      根據第四A圖至第四B圖所示例子，測試所有或部分區塊的第一個LSB頁，持續此程序直到測試完第n個LSB頁。接著，測試所有或部分區塊的第一個CSB頁，持續此程序直到測試完第p個CSB頁。最後，測試所有或部分區塊的第一個MSB頁，持續此程序直到測試完第q個MSB頁。於第四B圖中，n、p及q分別表示於一給定區塊內，LSB頁、CSB頁及MSB頁的數量。其中，n、p及q可分別等於或小於LSB頁、CSB頁及MSB頁的總數量。於圖式中，M表示區塊的數量，其可等於或小於區塊的總數量。一般來說，在本實施例中，（1）測試相應於多個區塊的一給定字元線之多個r-bpc頁，且（2）對相應於另一字元線的多個r-bpc頁重複執行步驟（1），其中，步驟（1）及（2）至少執行一次，r為1至n之間的整數（例如，對於3-bpc快閃記憶體，r可為1、2或3）。根據本實施例，於執行完某頁相應的所有或部分區塊之後才切換至下一頁，因此本實施例方法也稱為先區塊（block-first）方法。
      第五A圖顯示根據第二圖流程的第三特定實施例，且第五B圖例示第五A圖的流程圖。在本實施例中，對於一給定的字元線（WL）（例如第一字元線），從LSB頁至MSB頁依序寫入/讀取。寫入/讀取相應於該字元線的所有（或預設數量的）區塊的多個頁。接著，對於目前字元線的下一字元線，重複執行上述程序。於第五B圖中，M表示區塊的數量，其可等於或小於區塊的總數量。值得注意的是，每ㄧ頁的讀取/驗證可緊接於該頁的寫入之後。或者，於多頁（例如所有區塊的第一個LSB/CSB/MSB頁）的寫入之後，一併進行該多個頁的讀取/驗證。根據本實施例，於執行完某字元線相應的所有或部分區塊之後才切換至下一字元線，因此本實施例方法也稱為先區塊-字元線（block-WL-first）方法。
      第六圖顯示根據第二圖流程的第四特定實施例。本實施例可依照第一A圖的頁寫入/讀取，但不限定於此。在本實施例中，對於二給定相鄰字元線（例如WL0及WL1），當相應於該二給定相鄰字元線的二頁已寫入時，則讀取該二頁。例如，如第六圖所示，對於字元線WL0及WL1，當頁00h及01h已寫入時，則進行讀取；如果讀取測試失敗，則計入壞區塊。當頁02h、03h及04h已寫入時，則讀取WL0及WL1相應的頁02h及04h；如果讀取測試失敗，則計入SLC模式區塊。當頁05h、06h、07h及08h已寫入時，則讀取WL0及WL1相應的頁05h及08h；如果讀取測試失敗，則計入MLC模式區塊，否則，計入TLC模式區塊。接下來，對於目前二字元線的下二字元線，重複執行上述程序。值得注意的是，二相鄰字元線所相應二頁的讀取/驗證可緊接於該二頁的寫入之後。或者，在多於二頁的寫入之後，一併進行該多個頁的讀取/驗證。
      根據上述實施例所示的流程，為了縮短測試時間，可使用以下的機制。於一實施例中，當一區塊的一頁測試失敗時，於該區塊相應的測試流程即可結束，並將該區塊依第二圖所示流程予以分類。於另一實施例中，僅測試部分區塊或/且部分頁。因此，進行測試的區塊數量並不等於整個快閃記憶體的區塊數量，或/且進行測試的頁數量並不等於整個區塊的頁數量。在又一實施例中，僅測試所有（或部分）區塊的第一或前二LSB/CSB/MSB頁，因此得以快速地得到初步區塊訊息，且其具有可接受的精確度。在又一實施例中，僅測試所有（或部分）LSB/ CSB頁及第一或前二MSB頁。或者，僅測試部分區塊的所有（或部分）LSB/CSB/MSB頁以及其他區塊的所有（或部分）LSB頁。
      根據上述任一特定實施例，可得到記憶體的容量訊息，例如3-bpc模式區塊、2-bpc模式區塊、1-bpc模式區塊及壞區塊數量。根據所得到的容量訊息，即可決定快閃記憶體的操作模式。例如，假設快閃記憶體包含1000區塊，且3-bpc模式區塊、2-bpc模式區塊、1-bpc模式區塊及壞區塊數量分別為120、60、810及10。3-bpc模式、2-bpc模式及1-bpc模式的容量因此分別為12%（=120/1000）、12%（=(120+60)*(2/3)/1000）及33%（=(120+60+810)*(1/3)/1000）。由於1-bpc模式具有最大的量容，因此決定得知快閃記憶體於1-bpc模式可得到較佳的操作。
      除了上述根據容量訊息以決定出較佳的單模式操作，本發明還提供一種多模式機制，用以配置一或多個快閃記憶體晶片，使得所測試的區塊（例如根據第二圖所示流程所測試得到的區塊）可操作於個別的模式，如第七圖所例示。換句話說，經測試之1-bpc（或SLC）模式區塊可操作於SLC模式；經測試之2-bpc（或MLC）模式區塊可操作於MLC模式；經測試之3-bpc（或TLC）模式區塊可操作於TLC模式。一般來說，快閃記憶體晶片操作在多模式的容量可大於操作在單模式的容量。例如，同樣假設快閃記憶體包含1000區塊，且3-bpc模式區塊、2-bpc模式區塊、1-bpc模式區塊及壞區塊數量分別為120、60、810及10。當使用多模式配置時，3-bpc模式、2-bpc模式及1-bpc模式的容量分別為12%（=120/1000）、4%（=60*(2/3)/1000）及27%（=810*(1/3)/1000）。一或多個快閃記憶體晶片的整體容量則為43%（=12%+4%+27%），其遠大於操作在單模式的容量33%。
      以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
    11~13．．．步驟
    21~27．．．步驟
    31~38．．．步驟
    401~405．．．步驟
    411~415．．．步驟
    421~425．．．步驟
    第一A圖顯示傳統三位元單元（3-bpc）快閃記憶體之區塊的頁寫入/讀取順序。第一B圖顯示傳統快閃記憶體的測試方法之流程圖。第二圖顯示本發明實施例之多位元單元非揮發性記憶體的測試方法之流程圖。第三A圖顯示根據第二圖流程的第一特定實施例。第三B圖例示第三A圖的流程圖。第三C圖顯示第三B圖的簡化流程圖。第三D圖顯示第三A圖的頁寫入/讀取順序。第四A圖顯示根據第二圖流程的第二特定實施例。第四B圖例示第四A圖的流程圖。第四C圖顯示第四B圖的簡化流程圖。第五A圖顯示根據第二圖流程的第三特定實施例。第五B圖例示第五A圖的流程圖。第六圖顯示根據第二圖流程的第四特定實施例。第七圖例示多模式機制，用以配置一或多快閃記憶體晶片。
    21~27．．．步驟
    权利要求:
    Claims (10)
    [1] 一種多位元單元（multi-bit per cell）非揮發性記憶體的測試方法，包含：　　 藉由寫入及讀取以測試一n位元單元（n-bpc）非揮發性記憶體，其包含複數m-bpc頁，其中m為1至n之間的正整數；　　 如果該m-bpc頁經測試失敗，則將該失敗m-bpc頁所相應區塊計入(m-1)-bpc區塊；其中每ㄧ該m-bpc頁最多進行一次的寫入及讀取。
    [2] 如申請專利範圍第1項所述多位元單元非揮發性記憶體的測試方法，其中當該m等於1時，則0-bpc區塊對應至壞區塊。
    [3] 如申請專利範圍第1項所述多位元單元非揮發性記憶體的測試方法，對於一給定區塊，測試複數1-bpc頁，接著測試複數2-bpc頁，直到測試複數m-bpc頁，接下來，對該給定區塊的下一區塊重複進行上述步驟。
    [4] 如申請專利範圍第1項所述多位元單元非揮發性記憶體的測試方法，其中　　 （1）測試一給定字元線的複數區塊的複數r-bpc頁；及　　 （2）重複步驟（1）以測試另一字元線的複數r-bpc頁；　　 其中，對於介於1至n的整數r，步驟（1）及（2）被執行至少一次。
    [5] 如申請專利範圍第1項所述多位元單元非揮發性記憶體的測試方法，對於一給定字元線，於一區塊中，從1-bpc頁往m-bpc頁的順序進行測試，接著於下一區塊中，依相同順序重複上述測試步驟。
    [6] 如申請專利範圍第1項所述多位元單元非揮發性記憶體的測試方法，對於二給定相鄰字元線，當該二給定相鄰字元線相應的二m-bpc頁已寫入，則讀取該已寫入二m-bpc頁。
    [7] 一種多位元單元非揮發性記憶體的多模式配置方法，包含：　　 測試至少一n位元單元（n-bpc）非揮發性記憶體，以得到容量訊息；及　　 根據該容量訊息以配置該至少一非揮發性記憶體，使得該至少一非揮發性記憶體的區塊分別操作於不同模式，其具有不同的有效位元單元。
    [8] 如申請專利範圍第7項所述多位元單元非揮發性記憶體的多模式配置方法，其中該容量訊息包含複數p-bpc區塊的數目，其中p為介於0與n之間的非負整數。
    [9] 如申請專利範圍第7項所述多位元單元非揮發性記憶體的多模式配置方法，其中該測試步驟包含：　　 藉由寫入及讀取以測試該n位元單元（n-bpc）非揮發性記憶體，其包含複數m-bpc頁，其中m為1至n之間的正整數；　　 如果該m-bpc頁經測試失敗，則將該失敗m-bpc頁所相應區塊計入(m-1)-bpc區塊；其中每ㄧ該m-bpc頁最多進行一次的寫入及讀取。
    [10] 如申請專利範圍第9項所述多位元單元非揮發性記憶體的多模式配置方法，其中0-bpc區塊對應至壞區塊。
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    优先权:
    申请号 | 申请日 | 专利标题
    US13/210,195|US8995196B2|2011-08-15|2011-08-15|Method of sorting a multi-bit per cell non-volatile memory and a multi-mode configuration method|
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